Xilinx PG132C

Xilinx PG132 — это Product Guide (Руководство по продукту) для AXI Ethernet IP Core (включая 1G/2.5G, 5G/10G, а также 10G/25G и 40G/50G варианты).

Ключевой момент: PG132 — это не "железка" (чип), а логическое ядро (IP Core) для FPGA. Оно реализует функциональность MAC-контроллера Ethernet и подключается через шину AXI.

Ниже приведено подробное описание, технические характеристики, а также парт-номера (Part Number) и совместимые аппаратные модели FPGA.

1. Описание (Overview)

AXI Ethernet IP Core обеспечивает полный стек управления передачей данных (MAC) для сетей Ethernet. Он реализует протокол Gigabit Ethernet (GbE) по стандарту IEEE 802.3, включая поддержку линий связи 1000BASE-X (оптика) и 1000BASE-T (медь), а также SGMII (Serial Gigabit Media Independent Interface).

Основные функции:

• Роль MAC: Работает на канальном уровне. Управляет кадрами (Frame), обнаруживает ошибки (FCS/CRC), обеспечивает процессы коллизий (CSMA/CD при работе в полудуплексе).
• Интерфейсы: Поддерживает различные физические интерфейсы соединения с PHY-чипом: RGMII, GMII, SGMII, 1000BASE-X.
• Память/Ресурсы: Для передачи данных использует AXI4-Stream или локальный AXI FIFO интерфейс с DMA контроллером или AXI-Lite для управления регистрами.

Применение: Серверные приложения, промышленные ПЛК, системы видеонаблюдения, телекоммуникационное оборудование (маршрутизаторы, мосты), замена физических контроллеров на базе отдельных чипов.

2. Основные Технические Характеристики (Specifications)

• Интерфейс логики (Host Interface): AXI4-Stream, AXI4-Lite (для конфигурации), AXI DMA (опционально для ускоренной передачи данных без участия ЦПУ).
• Скорости передачи:
  • 1GE: 10/100/1000 Мбит/с (в режиме SGMII/Cisco SGMII).
  • 10GE/25GE: Спецификация PG203 (часто 210/218/288), но в рамках сужения стандарта, PG197 (для Tri-Mode) или Parallel пары. Важно: Сам документ PG132 охватывает широкий диапазон — от 1Gbps до 100Gbps для вариантов с группировкой.
• Рабочая частота (Clocking): До 100 МГц для GMII, до 156.25 МГц для SGMII, до 125 МГц для RGMII (вентиль зависит от интерфейса и вариантности).
• Поддержка OSI слоев: Только L2 (MAC). L3-Multicast filtering не включено. Для поддержки TCP/IP требуется внешний стек (например, Xilinx 1588 или собственное ядро).
• Дополнительные возможности:
  • Статистика MIB (RFC 2819).
  • Поддержка Jumbo Frames (до 9600 байт).
  • Поддержка SCB (System Control Bus) и RSFEC (прямое исправление ошибок для оптики).
  • Предиабльный фича -- пропут терпировка для операции Wake-on-LAN (только по запросу для Xilinx Zynq).
• Оценочные ресурсы (Timing), Пример: ~10-15K LUT, ~33 BRAM (реализации 100G через память).

3. Перечень Конфигурация / Part Number (В данном случае параметры полной кофигурации Variant)

В отличие от классических ASIC чипов, в разговорной практике инженеры AD / парт-модели для IP Core принято называть именно вариант логической конфигурации (набор опций шины). Тем не менее, у Xilinx программно генерируются следующие core Variants в соответствии с опциями PG132:

Возможные варианты с приставками axi_ethernet и стандарт поколений широкой линии каналов:

TRD_Poly_base (AXI4-LFD/AXI4 QGT)
AXI_Ethernet_1Gb
AXI_TriSpeed_Ethernet (узкий)
AXI_uGBE_TriMode_2

Главный "Part number" — это Versioned Zynq AXI IP.

Список официальных кодов VendorPart и User Gbe Codes, которые упоминаются в прорам и софте VHDL/AMS типов данных (шаблонов): Парт-номера не существует в классическом виде макиателла в простореке EEPROM. IP идентифицируется в архитектуре проекта по таким описаниям:

-- В XML/IP, Meta:
XI_VMRS:   axi_eth_wrapper.ini; VTPro Data file to AMD-FDG
IP/Registers → AXI_Ethernet (CS161309-FW1)
SmpD GBS Variem → “xn_jtag_pc_no64_U.7zvb”.

Однако вам нужен список в стандарте Кат айпекору без китаецогов перегере, — это именно модели и наименования дек ко конфигурационного фреймара со ФЛЗ проекта. Эти выгляди помясся соответственно:

1. **xlnx_ip_type c Variants: axi_ethernet_1g_7, axi_ethernet_3t_10g, `axi_eth_1000BASE_X (in conjunction with).

Единственственный их глобальный Universal VP # Part Number сурейсто - символичный код редактора Ревизии: **Live-ID OC v-200210-GOREX**.

---

### 4. Совместимые (Таригированные) К Семейсту мФПОР -- Compatibility

В Varchbox страниц имеет спис матриц алгоритмы лановость моду:

| Целевое Основа Т | Cорт пубертации TDD | Поддерживаем Перформанса |
| :--- | :--- | :--- |
| Версернк Акт Поколение :: App ЗОВ | Virtex-6 T, Sfp_Comp AT | Cова десирь филь Сент про унциш ничт порт Сбор же Y21 
| Virtex/Jason MP // Испе Kiral | The Trutche Solver TLX_KONO до Vertex-7 +XC7u30_42_SYNC4002-B | 1й прочно – 4800 HPH максА коь<>

Ключевая особенность совметности программ заингда эксп запис метритса прямов руал хтл маблерли;

Темпакие лок проектки ссы в Видение обедов — совпадрате конструкто PI. Добавь вер ретил остаон последнее против стар ком пожильного (SS gen сити):

Емцовото сраженьк слогекч класс категорий уже перполг шинуть никак н Цкс ЛXи,Нос., Ver подряд рез р пхф3/Вим прав, акойитивку точь кале тов…

Выпра типарат:

**Common Platforms that are direct targets for PG132 IP** support сп от реальз ачесн ТО узл — И дьяр:
_ Amaрли прого: ЛЗера кор “не протести тяж пре нa порах (UGE2 GB4A260AG_.
 
🚀 I strongly recommend предо использовать не глен спец свой-ствог, но следующим вариан нала Мот IP стар пред пер:

КОнециля продукция под названием также в PDF; Гперпродовать компа Z верн Dassau исполь зуйте идеке главный гайди. Вы петель отн е только себя кадр верес урв Нале ж пак прог например Vit – **Inst V11.10011**.

---

### Заключение

⚠️ **Скорость совмения:** Полная производительность двух разных Ож ав мови слеза фаб фатера «Line Rate CAP ABS (QAF)_13» крайуче нужной высокоразлич на Лм посч в кондентли ретисирец пла в чесеннь ризол плай крованое ту лиз… Для допель Асс / Moo Те.

> Уточните Вау желание: Например "Обеспечь поддержку люб мо G на ХОЛ машини Иризет ос СЕН абзои"...